篇一:《第五章课后习题答案》
5.10 假设对指令Cache的访问占全部访问的75%；而对数据Cache的访问占全部访问的
25%。Cache的命中时间为1个时钟周期，失效开销为50 个时钟周期，在混合Cache中一
次load或store操作访问Cache的命中时间都要增加一个时钟周期，32KB的指令Cache的
失效率为0.39%，32KB的数据Cache的失效率为4.82%，64KB的混合Cache的失效率为
1.35%。又假设采用写直达策略，且有一个写缓冲器，并且忽略写缓冲器引起的等待。试问
指令Cache和数据Cache容量均为32KB的分离Cache和容量为64KB的混合Cache相比，
哪种Cache的失效率更低？两种情况下平均访存时间各是多少？
解：（1）根据题意，约75%的访存为取指令。
因此，分离Cache的总体失效率为：（75%×0.15%）＋（25%×3.77%）＝1.055%；
容量为128KB的混合Cache的失效率略低一些，只有0.95%。
（2）平均访存时间公式可以分为指令访问和数据访问两部分：
平均访存时间＝指令所占的百分比×（读命中时间＋读失效率×失效开销）＋ 数据所占的百分比×（数据命中时间＋数据失效率×失效开销）
所以，两种结构的平均访存时间分别为：
分离Cache的平均访存时间＝75%×（1＋0.15%×50）＋25%×（1＋3.77%×50）
＝（75%×1.075）＋（25%×2.885）＝1.5275
混合Cache的平均访存时间＝75%×（1＋0.95%×50）＋25%×（1＋1＋0.95%×50）
＝（75%×1.475）＋（25%×2.475）＝1.725
因此，尽管分离Cache的实际失效率比混合Cache的高，但其平均访存时间反而较低。
分离Cache提供了两个端口，消除了结构相关。
5.11 给定以下的假设，试计算直接映象Cache和两路组相联Cache的平均访问时间以
及CPU的性能。由计算结果能得出什么结论？
（1） 理想Cache情况下的CPI为2.0，时钟周期为2ns，平均每条指令访存1.2次；
（2） 两者Cache容量均为64KB，块大小都是32字节；
（3） 组相联Cache中的多路选择器使CPU的时钟周期增加了10％；
（4） 这两种Cache的失效开销都是80ns；
（5） 命中时间为1个时钟周期；
（6） 64KB直接映象Cache的失效率为1.4％，64KB两路组相联Cache的失效率为
1.0％。
解： 平均访问时间＝命中时间＋失效率×失效开销
平均访问时间1-路=2.0+1.4% *80=3.12ns
平均访问时间2-路=2.0*(1+10%)+1.0% *80=3.0ns
两路组相联的平均访问时间比较低
CPUtime=（CPU执行+存储等待周期）*时钟周期
CPU time=IC（CPI执行+总失效次数/指令总数*失效开销） *时钟周期
=IC（（CPI执行*时钟周期）+（每条指令的访存次数*失效率*失效开销*时钟周期））
CPU time 1-way=IC(2.0*2+1.2*0.014*80)＝5.344IC
CPU time 2-way=IC(2.2*2+1.2*0.01*80)＝5.36IC 相对性能比：CPUtime2way
CPUtime1way5.36/5.344=1.003
直接映象cache的访问速度比两路组相联cache要快1.04倍，而两路组相联Cache的平
均性能比直接映象cache要高1.003倍。因此这里选择两路组相联。
5.12 假设一台计算机具有以下特性：
（1） 95％的访存在Cache中命中；
（2） 块大小为两个字，且失效时整个块被调入；
（3） CPU发出访存请求的速率为109字/s；
（4） 25％的访存为写访问；
（5） 存储器的最大流量为109字/s（包括读和写）；
（6） 主存每次只能读或写一个字；
（7） 在任何时候，Cache中有30％的块被修改过；
（8） 写失效时，Cache采用按写分配法。
现欲给该计算机增添一台外设，为此首先想知道主存的频带已用了多少。试对于以下两种情况计算主存频带的平均使用比例。
（1） 写直达Cache；
（2） 写回法Cache。
解：采用按写分配
（1）写直达cache访问命中，有两种情况：
读命中，不访问主存；
写命中，更新cache和主存，访问主存一次。
访问失效，有两种情况：
读失效，将主存中的块调入cache中，访问主存两次；
写失效，将要写的块调入cache，访问主存两次，再将修改的数据写入cache
一次访存请求最后真正的平均访存次数=(71.3%*0)+(23.8%*1)+(3.8%*2)+(1.3%*3)＝0.35
已用带宽=0.35×109/10 9 =35.0%
（2）写回法cache访问命中,有两种情况：
读命中，不访问主存；
写命中，不访问主存。采用写回法，只有当修改的cache块被换出时，才写
入主存；
访问失效,有一个块将被换出，这也有两种情况：
如果被替换的块没有修改过，将主存中的块调入cache块中，访问主存两次；
如果被替换的块修改过，则首先将修改的块写入主存，需要访问主存两次；然后将主存中的块调入cache块中，需要访问主存两次，共四次访问主存。
所以：
一次访存请求最后真正的平均访存次数=66.5％*0＋28.5%*0+3.5%*2+1.5%*4=0.13
已用带宽＝0.13×10 9/10 9＝13%
5.12
（1）写直达法：
有5%的访存操作直接访问主存，其中75%为读主存，写直达法无需替换，所以读操作引起的存储器流量为：
5%×75%×2×109＝0.075×109（字/s）
有5%的访存操作直接访问主存，其中25%为写主存，写直达法无需替换，所以写操作引起的存储器流量为：
5%×25%×2×109＝0.025×109（字/s）
95%的访存操作直接访问cache，读命中无需访问主存，其中25%写操作直接对应主存。所以写操作引起的存储器流量为：
95%×25%×109＝0.2375×109 （字/s）
主存频带的利用率为（0.075＋0.025＋0.2375）=0.3375
（2）写回法：
有5%的访存操作直接访问主存，其中75%为读主存，写回法30%需替换，所以读操作引起的存储器流量为：
5%×75%×（1＋30%）×2×109＝0.0975×109（字/s）
有5%的访存操作直接访问主存，其中25%为写主存，写回法30%需替换，所以写操作引起的存储器流量为：
5%×25%×（1＋30%）×2×109＝0.0325×109（字/s）
95%的访存操作直接访问cache，读命中和写命中均无需访问主存。
主存频带的利用率为（0.0975＋0.0325）=0.13
5.13 在伪相联中，假设在直接映象位置没有发现匹配，而在另一个位置才找到数据（伪命中）时，不对这两个位置的数据进行交换。这时只需要1个额外的周期。假设失效开销为50个时钟周期，2KB直接映象Cache的失效率为9.8%，2路组相联的失效率为7.6%；128KB直接映象Cache的失效率为1.0%，2路组相联的失效率为0.7%。
（1） 推导出平均访存时间的公式。
（2） 利用（1）中得到的公式，对于2KBCache和128KBCache，计算伪相联的平均访
存时间。
解：
不管作了何种改进，失效开销相同。不管是否交换内容，在同一“伪相联”组中的两块都是用同一个索引得到的，因此失效率相同，即：失效率伪相联＝失效率2路。
伪相联cache的命中时间等于直接映象cache的命中时间加上伪相联查找过程中的命中时间*该命中所需的额外开销。
命中时间伪相联＝命中时间1路＋伪命中率伪相联×1
交换或不交换内容，伪相联的命中率都是由于在第一次失效时，将地址取反，再在第二
次查找带来的。
因此 伪命中率伪相联＝命中率2路－命中率1路＝（1－失效率2路）－（1－失效率1路）
＝失效率1路－失效率2路。交换内容需要增加伪相联的额外开销。
平均访存时间伪相联＝命中时间1路＋（失效率1路－失效率2路）×1
＋失效率2路×失效开销1路
将题设中的数据带入计算，得到：
平均访存时间2Kb=1+(0.098-0.076)*1+(0.076 *50 ) =4.822
平均访存时间128Kb=1+(0.010-0.007)*1+(0.007 *50 ) =1.353
显然是128KB的伪相联Cache要快一些。
5.14 假设采用理想存储器系统时的基本CPI是1.5，主存延迟是40个时钟周期；传输速率为4字节/时钟周期，且Cache中50%的块是修改过的。每个块中有32字节，20%的指令是数据传送指令。并假设没有写缓存，在TLB失效的情况下需要20时钟周期，TLB不会降低Cache命中率。CPU产生指令地址或Cache失效时产生的地址有0.2%没有在TLB中找到。
（1） 在理想TLB情况下，计算均采用写回法16KB直接映象统一Cache、16KB两路组
相联统一Cache和32KB直接映象统一Cache机器的实际CPI；
（2） 在实际TLB情况下，用（1）的结果，计算均采用写回法16KB直接映象统一Cache、
16KB两路组相联统一Cache和32KB直接映象统一Cache机器的实际CPI；
其中假设16KB直接映象统一Cache、16KB两路组相联统一Cache和32KB直接映象统一Cache的失效率分别为2.9%、2.2%和2.0%；25%的访存为写访问。
解： CPI=CPI 执行+存储停顿周期数/指令数
存储停顿由下列原因引起：
从主存中取指令
load和store指令访问数据
由TLB引起
存储停顿周期数取指令停顿数据访问停顿＋TLB停顿＝＋指令数指令数指令数
停顿周期数存储访问 ＝失效率失效开销指令数指令数
存储停顿周期数TLB停顿R指令P指令＋（f数据R数据P数据）＋指令数指令数
（1）对于理想TLB，TLB失效开销为0。而对于统一Cache，R指令=R数据
P指令=主存延迟＋传输一个块需要使用的时间＝40＋32/4＝48（拍）
若为读失效，P数据＝主存延迟＋传输一个块需要使用的时间＝40＋32/4＝48（拍） 若为写失效，且块是干净的，
P数据＝主存延迟＋传输一个块需要使用的时间＝40＋32/4＝48（拍）
若为写失效，且块是脏的，
P数据＝主存延迟＋传输两个块需要使用的时间＝40＋64/4＝56（拍）
CPI=1.5+[RP+(RP*20%)+0 ]
指令访存全是读，而数据传输指令Load或Store指令，
f数据*P数据＝读百分比*（f数据*P数据）＋写百分比*（f数据*P干净数据*其对应的百分比
＋f数据*P脏数据*其对应的百分比）
＝20%*（75％×48＋25％*（50％*48+50％*（48＋16）））=50（拍）
代入上述公式计算出结果为：
TLB停顿存储访问次数TLB访问（）TLB失效率TLB失效开销 指令数指令数存储访问次数
将f数据（数据访问指令频率），Rt和P（分别是TLB的失效率和失效开销），Rc和Pw（分t
别是Cache的失效率和写回的频率）代入公式得：
TLB停顿/指令数={[1+f数据]*[Rc(1+Rw)]}RtPt
其中，1+f数据：每条指令的访问内存次数；Rc(1+Rw)：每次内存访问需要的TLB访问次数。
由条件得：TLB停顿/指令数={[1+20%]*[Rc(1+25%)]}0.2%×20
（2）
篇二:《第3章习题答案》
习题3
1. Cache－主存存储系统和主存－辅存存储系统有何不同？
2. SRAM和DRAM的主要差别是什么？
3. 假设某存储器具有32位地址线和32位数据线，请问：
（1）该存储器能存储多少个字节的信息？
（2）如果存储器由1M×8位SRAM芯片组成，需要多少片？
4. 某32位计算机系统采用半导体存储器，其地址码是32位，若使用4M×8位的DRAM芯片组成64MB主存，并采用内存条的形式，问：
（1）若每个内存条为4M×32位，共需要多少内存条？
（2）每个内存条内共有多少片DRAM芯片？
（3）主存需要多少DRAM芯片？
5. 一个512K×16的存储器，由64K×1的2164 DRAM芯片构成（芯片内是4个128×128结构），问：
（1）共需要多少个DRAM芯片？
（2）若采用分散式刷新方式，单元刷新间隔不超过2ms，则刷新信号的周期是多少？
（3）若采用集中式刷新方式，读写周期为0.1μs，存储器刷新一遍最少用多少时间？
6. 某主存系统中，其地址空间0000H～1FFFH为ROM区域，ROM芯片为8K×8位，从地址6000H开始，用8K×4位的SRAM芯片组成一个16K×8位的RAM区域，假设RAM芯片有和信号控制端。CPU地址总线为A15～A0，数据总线为D7～D0，读/写控制信
，访存允许信号为，要求： 号为R/
（1）写出地址译码方案；
（2）画出主存与CPU的连接图。
7. 设主存储器容量为64M字，字长为64位，模块数m=8，分别用顺序方式和交叉方式进行组织。主存储器的存储周期T=100ns，数据总线宽度为64位，总线传送周期τ=50ns。若按地址顺序连续读取16个字，问顺序存储器和交叉存储器的带宽各是多少？
8. 设某计算机访问一次主存储器的时间如下：传送地址需
1个时钟周期，读/写需4个时钟周期，数据传送1个时钟周期，采用下述主存结构按地址顺序连续读取16个字的数据块，各需多少时钟周期？
（1）单字宽主存，一次只能读/写1个字。
（2）4模块交叉存储器，每个存储器模块为单字宽。
9. CPU执行一段程序时，Cache完成存取的次数为2400次，主存完成存取的次数为100次，已知Cache的存储周期为50ns，主存的存储周期为250ns，求Cache-主存系统的平均访问时间和效率。
10. 一台计算机的主存容量为1M字，Cache容量为8K字，每块的大小为128个字，请设计在下列条件下的主存地址格式和Cache地址格式：
（1）主存和Cache之间采用直接映像。
（2）主存和Cache之间采用组相联映像，假设每组为4块。
11. 在以下有关虚拟存储器的描述中，哪些是不正确的？
（1）所有的页表都存放在主存中。
（2）页表大时，可将页表放在辅存中，而将当前用到的页表调到主存中。
（3）页表中的快表（TLB）采用全相联查找。
（4）页表中的快表存放在主存中。
（5）采用快表的依据是程序访问的局部性。
12. 一个虚拟存储器有8个页面，页面大小为1024字，主存有4个页面，内页表内容如表3.5所示。
那么，虚拟地址4098对应的主存地址是什么？
13. 某程序对页面要求访问的序列为P3P4P2P6P4P3P7P4P3P6P3P4P8P4P6。
（1）设主存容量为3个页面时，求FIFO和LRU替换算法的命中率（假设开始时主存为空）。
（2）当主存容量为4个页面时，上述两种替换算法各自的命中率又是多少？
参考答案
习题3
1. 略
2. DRAM需要刷新，SRAM则不需要。
3. （1）16GB；（2）214片。
4. （1）4条；（2）4片；（3）16片。
5. （1）128片；
（2）刷新信号的周期应小于或等于15.6μs；
（3）存储器刷新一遍最少要用12.8μs。
6. （1）地址译码方案如下：
将地址的高3位A15、A14、A13经3：8译码器74LS138译码后实现片选，具体连接如下：
将作为8K×8位ROM的；
将、分别作为2组8K×8位RAM的；
将3：8译码器74LS138的一个使能端
其它两个使能端、与CPU发出的访存允许信号相连，置均为无效信号。
（2）主存与CPU的连接图如附图3.1所示。
附图
3.1 主存与CPU的连接图
7. （1）640Mb/s；（2）1205Mb/s。
8. （1）96个时钟周期；（2）27个时钟周期。
9. h=0.96；ta=58ns；e≈0.862。
10. （1）主存地址格式为：
Cache地址格式为：
（2）主存地址格式为：
Cache地址格式为：
11. （1）和（4）。
12. 2050
13. （1）页面调度过程略。当采用FIFO替换算法时，命中率为20％；当采用LRU替换算法时，命中率为40％。
（2）页面调度过程略。当采用FIFO替换算法时，命中率为40％；当采用LRU替换算法时，命中率为60％。
篇三:《对猫王的一次采访翻译》
对猫王的一次采访
幻想你能够和‘摇滚之王’对话。幻想他没有死！ 哦，阅读！
记者：那么，猫王，你在1935年1月8日出生，不是吗？
猫王：是，那是对的。我出生在一个叫做密西西比的地方。
记者：密西西比是非常著名的，不是吗？
猫王：是的。主要是因为人们发现这个单词很难拼写！
记者：那么，告诉我一些关于你童年的事。生活不要太简单，好吗？
猫王：不，不见得。我们是一个贫穷的家庭。我的爸爸是一个送奶工人，所以他没有挣很多的钱。我是唯一光着脚上学的孩子。我毕业时我成为一个兼职的卡车司机。
记者：但是，是你的父亲为你买的第一件乐器，不是吗？
猫王：不，实际上是我的妈妈为我买的。她在我十岁的生日上为我买了一个便宜的吉他。我将永远忘不了它，我将永远忘不了我的妈妈。
记者：当你十分小的时候，她去世了，是不是？
猫王：当我24岁时，她去世了。
记者：你总是喜欢听摇滚乐，不是吗？
猫王：是的。我在长大后喜欢音乐。我喜欢听布鲁斯（蓝调）音乐，福音音乐，我喜爱任何类型的音乐，特别是强劲音乐，当然摇滚音乐一直是我的最爱。
记者：你一直没有自己的录音棚，你有吗？
猫王：我在别人的录音棚里录制了我的第一张唱片。那是在1954年。
记者：人们说，随着年龄的增长，你的音乐有所改变了。它变得更有一点儿商业化，不是吗？
猫王：我不知道。人们说关于我的各种事情。他们说我体重也增加了，我不是太胖，是吗？
记者：它真的不重要。无论体重增加多少，你都将一直是20世纪最伟大的音乐家！
篇四:《操作系统期末测试2答案》
1.某数据库有一个写进程，多个读进程，它们之间读、写操作的互斥要求是：写进程正在写该数据库时不能有其他进程读该数据库，也不能有其他进程写该数据库；读进程之间不互斥，可以同时读该数据库。请用信号量及P、V操作描述这一组进程的工作过程。
解：在本题中，允许读进程同时读数据库，但写进程正在写数据库时不允许其他进程读数据库，也不允许其他进程写该数据库。为了解决读、写进程之间的同步，应设置两个信号量和一个共享变量：读互斥信号量rmutex，用于使读进程互斥地访问共享变量count，其初值为1;写互斥信号量wmutex，用于实现写进程与读进程的互斥及写进程与写进程的互斥，其初值为1,共享变量count，用于记录当前正在读数据库的读进程数目，初值为0。 其工作过程如下：
int rmutex=1;
int wmutex=1;
int count=0;
main（ ）
{
cobegin
reader ( );
write ( );
coend
}
reader ( )
{
while(1)
{
p(rmutex);
if(count=0) p(wmutex);{对一次访问}.
count ++;
v(rmutex);
读数据库；
p(rmutex);
count --
if(count=0) v(wmutex);
v(rmutex);
}
}
write( )
{
while(1)
{
p(wmutex);
写数据库；
v(wmutex);
}
}
2. 某系统有R1、R2和R3共3种资源．在T0时刻P1、P2、P3和P4这4个进程对资源的占用和需求情况见下表，此刻系统的可用资源向量为(2，1，2)，问题：
(1)将系统中各种资源总数和此刻各进程对各资源的需求数目用向量或矩阵表示出来；
(2)如果此时P1和P2均发出资源请求向量Request(1，0，1)，为了保持系统安全性，应该如何分配资源给这两个进程?说明你所采用策略的原因；
(3)如果(2)中两个请求立刻得到满足后，系统此刻是否处于死锁状态
?{对一次访问}.
解：（1）系统资源总数为(9，3，6)。
各进程对资源需求矩阵为： 2 2 2
2 0 2
1 0 3
4 2 0
(2)采用银行家算法进行计算得：系统不可以将资源分配给进程P1，虽然剩余资源还可以满足进程P1现在的需求，但是一旦分配给进程P1后，就找不到一个安全执行的序列保证各个进程能够正常运行下去。因此进程P1进入等待状态。 系统可以满足P2的请求，因为分配完成后，至少还可以找到一个安全序列，如(P2P1P3P4)，使各进程可以运行至结束。
(3)系统满足进程P1和P2的请求后，没有立即进入死锁状态，因为此时所有进程还处于运行状态，没有被阻塞；只有等到进程继续申请资源井因得不到满足而全部进人阻塞状态，死锁才真正发生了。
3. 在一个采用页式虚拟存储管理的系统中，有一用户作业，它依次要访问的字地址序列是：115，228，120，88，446，102，321，432，260，167，若该作业的第0页已经装入主存，现分配给该作业的主存共300字，页的大小为100字，请回答下列问题：按（1）FIFO调度算法（2）LRU调度算法将产生多少次缺页中断，缺页中断率为多少，依次淘汰的页号是什
么。
答：（1）按FIFO调度算法将产生5次缺页中断；
依次淘汰的页号为：0，1，2；
缺页中断率为：5/10=50% 。
（2）按LRU调度算法将产生6次缺页中断；
依次淘汰的页号为：2，0，1，3；
缺页中断率为：6/10=60% 。
4. 在一个段式存储管理系统中，段表内容如下：
试求下述逻辑地址对应的物理地址是什么？
解：(1)由于第0段的内存始址为210，段长为500，故逻辑地址[O，430]是合法地址。逻辑地址[0，430]对应的物理地址为210十430＝640。
(2)由于第1段的内存始址为2350，段长为20，故逻辑地址[1，10]是合法地址。逻辑地址[1，10]对应的物理地址为2350+10=2360。
(3)由于第2段起始地址为100，段长为90，所给逻辑地址[2，500]非法。
(4)由于第3段的内存始址为1350，段长为590，故逻辑地址[3,400]是合法地址。逻辑地址
[3,400]对应的物理地址为1350十400＝1750。
(5)由于第4段的内存始址为1938，段长为95，所给逻辑地址[4，l12]非法。
(6)由于系统中不存在第5段，所给逻辑地址[5，32]非法。
5. 在某系统中，采用固定分区分配管理方式，内存分区(单位字节)情况如图a所示。现有大小为lK、9K、33K、121K的多个作业要求进入内存，试画出它们进入内存后的空间分配俏况，并说明主存浪费有多大?
解：从图a可以看出，该系统中共有四个分区，第一分区的大小为8k，第二分区的 大小为32K,第三分区的大小为120K，第四分区的大小为332K。作业进入系统后的内存 分配情况，如图b所示(每个分区中未被利用的那部分空间用阴影表示)：
（图a 某系统内存分配情况）
（图b 作业进入系统后的分配情况）
从图b可以看出，作业进入系统后，第一分区剩余空间为7K，第二分区剩余空间为23K,第三分区剩余空间为87K，第四分区剩余空间为211K。主存空间浪费328K。
6. 有一页式系统，其页表存放在主存中，(1)如果对主存的一次存取需要1.5微秒，试问实现一次页面访问的存取时间是多少?
(2)如果系统加有快表，平均命中率为85％，当页表项在快表中时，其查找时间忽略为0，试问此时的存取时间为多少?
解：若页表存放在主存中，则要实现一次页面访问需两次访问主存，一次是访问页表，确定所存取页面的物理地址，第二次才根据该地址存取页面数据。
(1)由于页表存放在主存，因此CPU必须两次访问主存才能获得所需数据，所以实现一次页面访问的存取时间是1.5×2＝3微秒
(2)在系统增加了快表后，在快表中找到页表项的概率为85％，所以实现一次页面访问的存取时间为 0.85×1.5十(1—0.85)×2×1.5＝1.725微秒
篇五:《2012微机原理复习题(参考答案)》
一、单项选择题 1、8086/8088是（） A、个人计算机 A、“E” A、258
B、小型计算机 B、“d”
C、微机系统 C、“9”
D、296
D、以上都不对
D、微处理器
2、十六进制30H表示ASCII码字符“0”，那么十六进制39H表示ASCII码字符（）
D、“%”
3、下列4个无符号数十进制整数中，能用8个二进制位表示的是（）
B、134
C、313
4、 计算机中常用的BCD码是（） A、二进制数
B、十六进制数 B、ALU、BIU
C、二进制编码的十进制数 C、EU、BIU
5、微处理器8086从功能上把内部结构分为两大部分，即（） A、CPU、ALU 6、1MB是（）
A、1000×1000 b B、1024×1024 b 7、由CS和IP的内容表示的是（） A、可执行代码的长度
B、当前正在执行的指令的段地址和偏移地址 D、代码段的首地址
C、下一条待执行的指令的段地址和偏移地址 8、8086的IP中存放的是（） A、当前正在执行的指令
B、下一条要执行的指令
D、指令中的操作数
C、20000H D、20，8 D、2，7
D、算术运算和逻辑运算
D、98000H
C、下一条要执行的指令的偏移地址 A、09800H A、16，16 A、3，6 A、算术运算 A、0.8 us A、状态 A、时钟周期 A、16
B、26000H
C、1000×1000 B D、1024×1024 B
D、CPU、BIU
9、如果（CS）＝1800H，（IP）＝8000H，则微处理器要执行的下条指令的物理地址为（） 10、8086 CPU具有（）根地址线，（）数据线
B、16，8 B、6，3 B、逻辑运算
C、20，16 C、7，2
11、8086/8088的状态标志有（）个，控制标志有（）个 12、CPU中运算器的主要功能是（）
C、函数运算和浮点运算 C、200 ns C、地址 C、指令周期 C、8
D、200 us D、其他
D、基本指令执行时间 D、4
13、当CPU时钟频率为5MHz时，则其一个基本总线周期是（）
B、500 ns
14、在8086中，一个基本的总线周期由4个时钟周期（T状态）组成，在T1状态，CPU往总线上发（）信息
B、数据 B、总线周期 B、20
15、8086CPU访问一次存储器或I/O接口所花的时间，称为一个（） 16、8088的分时复用的数据/地址的宽度为（） 17、8086能访问的存储器空间的大小是（）字节 A、64K
B、1M
C、128K
D、16M
18、8088CPU复位后，程序重新开始执行的逻辑地址是（） A、FFFFH：FFF0H C、0000H：FFFFH
B、FFFFH：0000H D、0000H：0000H
C、DT/R D、/S7 C、/S7 D、MN/
19、8086 CPU中，（）引脚信号是决定最大或最小工作模式的控制信号。 A、M/IO B、MN/MX A、
B、LOCK
20、8086/8088由最小方式改为最大方式，应改接的引脚是（） 21、8086工作在最大方式下，总线控制器使用芯片（）
A、8284 A、2片8282 A、00 A、101
B、8286 B、3片8282
C、8288
D、8282
D、3片8286
22、为8086提供地址锁存，需要（）
C、2片8286 D、11 D、111
23、8086工作在最小方式下进行写内存操作，引脚M/IO、DT/R是（）
B、01 B、110
C、10 C、100
24、8088工作在最小方式下，引脚M/IO、DT/R、DEN是（）表示读I/O端口操作 25、受CLI和STI 指令控制的中断是（ ） A、NMI B、INTR A、000H — FFFH A、122A0H A.、1个
C、INT n D、单步中断
C、00000H — FFFFFH C、03156H
D、0000H — FFFFH
26、在8086/8088微机系统中，可访问的I/O端口地址范围为（ ）
B、000H — 3FFH B、12300H
27、一个数据的有效地址是2140H，（DS）＝1016H，则该数据所在内存单元的物理地址为（）
D、31600H
28、CPU对INTR中断的响应过程是执行（）INTA总线周期。
B、 2个
C、3个
D、4个
29、8086在响应中断请求时（）
A、INTA输出一个负脉冲，将中断类型码从AD0-AD7读入 B、INTA输出两个负脉冲，在第一个负脉冲时读入中断类型码 C、INTA输出一个负脉冲，再进行一次IO读周期，读取中断类型码 D、输出两个负脉冲，在第二个负脉冲时读入中断类型码 30、8086用于区分奇地址和偶地址的引脚是（） A、BHE；A0 A、10 A、2
B、ALE；A0
C、00
C、M/IO；A0 D、11{对一次访问}.
D、8
D、M/IO；BHE
32、8086系统中若访问奇存储体的一个字节单元，则此时BHE和A0是（）状态
B、01 B、4
33、8086/8088可用来间接寻址的寄存器有（）个
C、6
34、现行数据段位于存储器B0000H到B0FFFH字节单元，则段寄存器DS的内容及该段长度（字节数）分别为（） A、B000H，1000H B、0000H，0FFFH 35、取某条指令，其物理地址＝（） A、（SS）×10H＋SP B、（CS）×10H＋IP C、（DS）×10H＋偏移地址 D、（ES）×10H＋偏移地址
36、以下寄存器中，与堆栈段无关的寄存器是（） A、SP
B、BP
C、BX
D、SS
C.相对寻址 D、基址变址寻址
37、指令MOV AX, [BX][SI]中源操作数的寻址方式是（） A、寄存器间接寻址 B、变址寻址
38、指令MOV AX, ES：[BX][DI]中源操作数的物理地址是（）
A、16d×（DS）+（BX）+（DI） B、16d×（SS）+（BX）+（DI） C、16d×（CS）+（BX）+（DI） D、16d×（ES）+（BX）+（DI） 39、已知AX的内容为5555H，执行XOR AX,AX指令后，AX的内容为（） A、5555H A、NEG AX
B、0055H
C、5500H
D、0000H
40、将累加器AX的内容求反，正确的操作是（）
B、XOR AX, 0FFFFH D、CMP AX, AX
C、TEST AX, AX
C、B000H，0FFFH D、B000H，00FFH
41、下列哪条指令不能将AX的内容清零（）
A、AND AX, 0 C、SUB AX, AX A、20102H A.、CF=1 A、直接寻址
B、XOR AX, AX D、CMP AX, AX B、20101H
C、200FEH
D、200FFH
42、假定（SS）=2000H，（SP）=0100H，（AX）=2107H，执行指令PUSH AX之后，存放数据21H的物理地址是（） 43、 条件转移指令JNZ的测试条件是（）
B、CF=0 B、间接寻址
C、ZF=1
D、ZF=0 D、存储器寻址
44、假设VAR为变量，指令MOV BX, OFFSET VAR源操作数的寻址方式是（）
C、立即数寻址
45、EPROM存储器对信息保存能力下列说法正确的是（） A、只要存储器不受损坏，可永远保存信息 B、只要电源不掉电，可永远保存信息 C、配有刷新电路，可维持运行中的信息 D、不要受到紫外线的照射，可长期保存信息 46、EEPROM存储器属于（ ）： A、只读存储器 B、随机存储器 A、128片
B、16片
C、8片
C、动态随机存储器 D、静态随机存储器 D、32片
47、用4K×8的存储芯片，构成64K×8的存储器，需使用多少片（） 48、DRAM2116（16K×1）外部引脚有（） A、7条地址线，2条数据线 C、14条地址线，2条数据线 A、8， 512 A、A0 — A10
B、7条地址线，1条数据线 D、14条地址线，1条数据线
C、18， 8 C、A11— A15
D、19， 8
D、A10— A15
49、某 RAM芯片其存储容量为512K×8位，该芯片的地址线和数据线数目为（ ）。
B、512， 8 B、A0 — A15
50、用6116（2K×8）芯片组成一个64KB的存储器，可用来产生地址片选信号的地址线是 （ ） 51、6116（2K×8）芯片的片内地址线和数据线分别是 （ ） A、A0 — A15 和D0 — D7 C、A0 — A11 和D0 — D7 52、DRAM的主要缺点是（） A、存储容量小 A、1K×4
B、存取速度低 B、2K×8
C、功耗大 C、512×4
D、外围电路复杂 D、1K×8
D中断方式传送 D、存储器
53、有一SRAM芯片，地址引脚有10根，数据引脚有4根，该芯片容量是（） 54、在数据传送过程中，不需要CPU介入的传送方